隨著PCB技術(shù)進入超大規(guī)模集成（VLSI）時代，VLSI電路的高度復雜性及多層印制板、表面封裝（SMT）、圓片規(guī)模集成（WSI）和多芯片模塊（MCM）技術(shù)在電路系統(tǒng)中的運用，都使得電路節(jié)點的物理可訪問性正逐步削弱以至于消失，電路和系統(tǒng)的可測試性急劇下降，測試成本在電路和系統(tǒng)總成本中所占的比例不斷上升，常規(guī)測試方法正面臨著日趨嚴重的測試困難。

PCB可測試性設(shè)計技術(shù)要概述

    在電路的邏輯設(shè)計完成后，通常是以手工的方式來加入可測試性（Testability）設(shè)計。激烈的市場競爭要求更短的設(shè)計開發(fā)周期，這樣的可測試性設(shè)計方法已成為嚴重的設(shè)計瓶頸。隨著設(shè)計進入了以綜合為基礎(chǔ)的階段，將測試與綜合結(jié)合起來，以自動化的方式來實現(xiàn)可測試性設(shè)計已成為必須的趨勢。

    1．PCB可測試性的關(guān)鍵技術(shù)

    PCB可測試性的關(guān)鍵技術(shù)包括：可測試性的度量、可測試性機制的設(shè)計與優(yōu)化和測試信息的處理與故障診斷。

    提高印制板的可測試性，首先就要對PCB的可測試性水平進行度量，一般包括精確性和簡單性兩個方面。精確性是指可測試性的度量方法能準確地預計產(chǎn)品測試程序生成的困難，并且定位到產(chǎn)品某一部位，從而便于產(chǎn)品設(shè)計進行可測試性更改。簡單性是指度量可測試性的計算量應(yīng)小于測試程序生成的計算量。

    PCB的可測試性設(shè)計過程實際上就是將某種能夠方便測試進行的可測試性機制引入到PCB中，提供獲取被測對象內(nèi)部測試信息的信息通道。因此，合理有效的設(shè)計可測試性機制是成功地提高PCB可測試性水平的保障?，F(xiàn)有的可測試性機制的設(shè)計方法包括LFSR方法、IDDQ技術(shù)、電平靈敏度設(shè)計以及邊界掃描機制等?？蓽y試性機制的引入一方面會提高系統(tǒng)的可測試性水平，從而降低產(chǎn)品的全壽命周期費用，但另一方面也在一定程度上提高了產(chǎn)品的初始成本。進行可測試性機制設(shè)計優(yōu)化就是要綜合權(quán)衡各種可測試性機制的性能和費用，采用性能費用比最佳的設(shè)計機制。

    提高產(chǎn)品質(zhì)量和可靠性，降低產(chǎn)品全壽命周期費用，要求可測試性設(shè)計技術(shù)能夠方便快捷地獲取測試時的反饋信息，能夠很容易地根據(jù)反饋信息做出故障診斷。

    2．PCB可測試性技術(shù)的發(fā)展

    可測試性技術(shù)自出現(xiàn)以來，得到了迅速的發(fā)展，按測試機制的特點及出現(xiàn)時間，大體分為3個發(fā)展階段：特定目標可測試性設(shè)計階段、基于掃描設(shè)計的結(jié)構(gòu)化測試性設(shè)計階段和基于邊界掃描機制的標準化可測試性設(shè)計階段。

    （1）特定目標可測試性設(shè)計技術(shù)特定目標可測試性設(shè)計技術(shù)（Ad-hocDFT）是第一代可測試性設(shè)計技術(shù)，它以外部測試和特定目標可測試性設(shè)計方法為基礎(chǔ)。這種設(shè)計方法是針對特定功能和結(jié)構(gòu)的PCB進行可測試性預測，判斷其是否符合可測試性要求，若不能滿足，則通過改善電路設(shè)計方案來提高其河測試性水平，直到滿足要求。它主要采用外部測試方法，測試向量的輸入和響應(yīng)的輸出均通過被測對象的輸入輸出端口進行操作，對被測對象的內(nèi)部結(jié)點的控制和觀測則采用以針床為基礎(chǔ)的在線測試技術(shù)。這種方法的主要缺點是，復雜系統(tǒng)的設(shè)計難度大、周期長；難以實現(xiàn)時序電路的測試；需要專用的測試針床和儀器，因此成本高，且測試時可能會損壞被測電路。

    隨著PCB的規(guī)模越來越大、芯片管腳間距越來越小、表面封裝技術(shù)和MCM技術(shù)的發(fā)展，采用無力接觸的針床測試方法越來越難以滿足要求?；卮耍壳俺恍┓蛛x元件較多、復雜程度較低的電路的可測試性設(shè)計以外，特定目標可測試性設(shè)計技術(shù)已逐步被其他設(shè)計方法所取代。

    （2）基于掃描設(shè)計的結(jié)構(gòu)化設(shè)計結(jié)構(gòu)化可測試性設(shè)計是第二代的DFT方法，其主要思想是從可測試性觀點出發(fā)，對電路結(jié)構(gòu)提出一定的設(shè)計規(guī)則以使所設(shè)計的電路便于測試。這種方法通常采用掃描設(shè)計，通常采用掃描設(shè)計，包括電平敏感掃描設(shè)計、掃描通路和掃描位置等。這種設(shè)計方法克服了特定目標可測試性設(shè)計的缺點，但它同時也有不少缺點。這些缺點包括：設(shè)計過程仍較為復雜，設(shè)計周期長，因主要采用外部測試的方法，所以自動化程度不夠，成本較高；不同廠家的產(chǎn)品采用不同的設(shè)計方法，使得產(chǎn)品之間互不兼容，產(chǎn)品的可維修性差。

    （3）基于邊界掃描機制的標準化設(shè)計基于邊界掃描機制的標準化設(shè)計方法是針對結(jié)構(gòu)化可測試性設(shè)計方法的缺點而開發(fā)出的一種更為簡單、標準化的可測試性設(shè)計方法，是第三代的DFT，是IEEE和JTAG（JointTestActionGroup）于1990年共同推出的IEEE1149.1邊界掃描標準。該標準定義了標準的邊界掃描結(jié)構(gòu)及其測試接口，其主要思想是通過在芯片管腳和芯片內(nèi)部邏輯電路之間（即芯片的邊界上）增加邊界掃描單元，實現(xiàn)對芯片管腳狀態(tài)的串行設(shè)定和讀取，從而提供芯片級、板級、系統(tǒng)級的標準測試框架。這個標準的規(guī)范使得不同廠家的芯片用到同一系統(tǒng)中時，不僅能提供統(tǒng)一的施加測試信號的功能，而且也能支持所有的測試情況（芯片測試、組件測試、PCB測試、PCB上芯片的測試、MCM測試、模塊測試以及系統(tǒng)診斷等）。邊界掃描機制提供了一種完整的、標準化的可測試性設(shè)計方法。

    自從邊界掃描標準出現(xiàn)以來，市場上支持邊界掃描機制的芯片及設(shè)計開發(fā)軟件與日俱增，其應(yīng)用越來越廣泛。

    11．2．4幾種可測試性設(shè)計技術(shù)

    1．Ad-hoc測試技術(shù)

    如前所述，特定目標可測試性設(shè)計技術(shù)（Ad-hoc）是一種早期的DFT技術(shù)，它是針對一個已經(jīng)成型的印制電路設(shè)計中的測試問題。這種技術(shù)的主要基本思想是：通過添加選擇器來訪問內(nèi)部電路，以增強其可控性和可觀測性；添加邏輯門電路來控制內(nèi)總電路以增加其可控性；在需要的地主增加觀測點。這種技術(shù)有如下3種方法：

    （1）分塊法基于測試生成和故障模擬的復雜程度正比于電路邏輯門數(shù)的3次方，因此，如果將電路分成若干獨立的子塊進行測試，就可以大大簡化測試。分塊法正是基于這點而提出的，這種方法在技術(shù)實現(xiàn)上又有3種方式：機械式分割、跳線式和選通門式。機械分割式是將電路一分為二，跳線式則引入大量的I/O端口，選通門式需要大量額外的輸入/輸出和選題模塊。

    （2）添加測試點這是提高電路可測試性最直接的方法。其基本的思想是將電路內(nèi)部難于測試的節(jié)點直接引出作為測試點，在測試時由原始輸入端直接控制并可由原始輸出端直接觀察。當測試點作為PCB的原始輸入端時，可以提高電路的可控性；當測試點作為用作電路的原始輸出時，則可以提高電路的可觀測性。

    （3）利用總線結(jié)構(gòu)法總線結(jié)構(gòu)類似于分塊法，可用在專用PCB的可測試性中。它將電路分成若干個功能，然后與總線相連，從而可以通過總線測試各個功能模塊，改善了各個功能塊的可測試性。但是，這種方法的一個缺點是功能檢測總線自身的故障。

    Ad-hoc測試法的優(yōu)點是直接有效，可以盡可能地減少額外的面積消耗，不會對原始電路的設(shè)計產(chǎn)生限制，對于少量需要特別考慮的點比較適用。但是由于它需要添加新的測試點和管腳，而且這無法自動完成，需要設(shè)計人員對電路的深入了解后提出，從而測試成本較高；在某些情況下功能測試可能需要耗費大量的輸入輸出引腳；必須構(gòu)造錯誤的激勵達到測試目的?；谝陨显颍@種測試方法正逐漸被掃描測試和內(nèi)建自測試技術(shù)（BIST）所取代。

    2．掃描技術(shù)

    印制電路中一般都包括了時序邏輯和組合邏輯兩部分。組合邏輯使現(xiàn)有測試技術(shù)能較好地測試生成；而時序邏輯電路的測試生成，由于時序電路往往很復雜，因此很難獲得足夠令人滿意的測試程序。掃描結(jié)合測試向量自動生成技術(shù)，通過將電路中難以測試的時序元件轉(zhuǎn)化為可串行輸入和輸出的可掃面單元，從而從可測試性的角度來看增加了許多可控制點和觀測點，極大地提高了整個PCB的可觀測性。

    掃描設(shè)計是當今流行的集成電路測試方法。根據(jù)掃描測試包含的觸發(fā)器數(shù)量，它可分為全面掃描測試和部分掃描測試及邊界掃描測試。全面掃描測試技術(shù)易于實現(xiàn)，測試覆蓋率高，但消耗資源也多，所占面積大，有可能會對原始電路設(shè)計產(chǎn)生不良影響；部分掃描技術(shù)實現(xiàn)相對全面掃描來說較難，測試覆蓋率不高，但其消耗的資源也較少，占用面積較小，對原始設(shè)計的影響也不大。

    邊界掃描測試作為一種特殊的掃描方式和測試標準，它提供了一整套完整的測試方案，且在實際的測試中不需要借助復雜和昂貴的測試設(shè)備。基于JTAC的邊界掃測試技術(shù)是目前的主流測試技術(shù)，得到了廣泛的應(yīng)用，并得到了世界上絕大多數(shù)集成電路制造商和設(shè)備測試商的支持，如Intel80386-EX和Intel80486以上處理器、Motorola公司的68040微處理器，Xilinx公司的XC3001以上系列FPGA、TexasInstruction公司的C40系列DSP芯片、DEC的Alpha21164系列Risc芯片等，都支持JTAG1149.1規(guī)范。下面將對其體系結(jié)構(gòu)進行簡要介紹。

    為實現(xiàn)邊界掃描，每個被測芯片都必須在芯片引腳和該引腳所連接的芯片電路之間包含稱為邊界掃描單元的測試掃描電路。除與封裝引腳的芯片的工作邏輯相連外，邊界掃描單元也進行互連，在集成電路周圍形成移位寄存器通路。在正常的芯片操作過程中，數(shù)據(jù)在芯片引腳和芯片的內(nèi)部邏輯之間流動，如同掃描單元不存在一樣。但在測試方式下，測試程序引導掃描單元沿移位寄存器傳送數(shù)據(jù)，后者可歸類于多芯片和芯片部件。裝入測試單元的數(shù)據(jù)可取代流入或流出芯片引腳的數(shù)據(jù)。這樣，除外部芯片與芯片間的連接外，也允許進行芯片內(nèi)部邏輯的測試。邊界掃描結(jié)構(gòu)使器件的I/O端口具有可控制性、可觀察性，從而改善器件和系統(tǒng)的可測試性。邊界掃描結(jié)構(gòu)如圖6-2所示。它通過附加的TAP（TestAccessPort，測試訪問口），可以將測試激勵信號移位置入芯片的邊界掃描單元或?qū)y試響應(yīng)信號從邊界掃描單元讀出。這樣，通過掃描機制由TAP控制器、TAP測試存取端口及若干寄存器組成，全部設(shè)計在IC組件內(nèi)。

    圖11-2邊界掃描體系結(jié)構(gòu)

    圖6-3所示為數(shù)據(jù)寄存器（DataRegister，DR）連接圖。IEEE1149.1所定義的DR至少應(yīng)包括兩個寄存器，即一測試邊界掃描寄存器（BoundaryScanRegister，BSR）和旁路寄存器（BypassRegister，BR）。圖6-3中的其他寄存器是IEEE1149.1協(xié)議的可選寄存器，分別是設(shè)備標識寄存器（DeviceIdentificationRegister，DIR）和測試數(shù)據(jù)寄存器（TestDataRegister，TDR）。

    從圖6-2、圖6-3可以看出，邊界掃描寄存器是一個移位寄存器通路，它含有與組件所有輸入和輸出引腳連接的邊界掃描單元，即它的長度等于測試對象中的被測引腳。對BSR的操作，如捕獲引腳信號、移位等，不會影響芯片的正常操作。在掃描測試過程中，BSR輸出的信號可經(jīng)TDO移出，而新的數(shù)據(jù)又可以從TDI移入。

    圖11-3數(shù)據(jù)寄存器連接示意圖

    3．內(nèi)建自測技術(shù)（BIST）

    內(nèi)建自測設(shè)計技術(shù)的基本思想是不需要外產(chǎn)來施加測試向量，由電路自己生成測試向量，依靠自身來決定獲得的測試結(jié)果是否正確。這種方法通過PCB內(nèi)部集成少量的邏輯電路來實現(xiàn)對集成電路的測試。隨著集成度的提高，集成電路工程不再在乎BIST邏輯所占用的電路或芯片面積，因而內(nèi)建自測設(shè)計技術(shù)廣泛地應(yīng)用于現(xiàn)代集成電路中。這種測試方法還被認為是解決測試儀器開發(fā)周期長、費用高的有效方法之一。

    這種設(shè)計方法的主要優(yōu)點是：降低對昂貴測試儀器的依賴程度，提高了測試速度，可以檢測實際工作條件下的故障，可以實現(xiàn)在線經(jīng)常性的測試。

    內(nèi)建自測技術(shù)的基本構(gòu)架如圖6-4所示。BIST通常由測試向量發(fā)生器、被測電路和輸出響應(yīng)分析3部分組成。測試向量發(fā)生器又可分為偽隨機測試向量產(chǎn)生器和確定性測試向量產(chǎn)生器。偽隨機測試向量產(chǎn)生器通常采用線性反饋移位寄存器，它的主要優(yōu)點是結(jié)構(gòu)簡單，同時也有測試序列長和難以探測某些故障問題等缺點。確定性測試向量產(chǎn)生器的優(yōu)點是可以達到較高的故障覆蓋率，但是增加了對硬件的占用。

    內(nèi)建自測技術(shù)的設(shè)計結(jié)構(gòu)主要包含測試圖形生成和響應(yīng)兩大部分，如圖11-5所示。一般采用線性反饋移位寄存器（LFSR）產(chǎn)生偽隨機測試圖形（PRPG），采用多輸入和移位寄存器（MISR）進行輸出響應(yīng)壓縮。

    它的優(yōu)點是能進行高速測試，實現(xiàn)動態(tài)的功能自測試；其缺點是偽隨機測試圖形和多輸入移位寄存器功能太過專一。

    4．幾種可測試性技術(shù)的比較

    從上面的介紹中可以看到，各種可測試性技術(shù)都有各自的優(yōu)缺點。下面對這幾種可測試性設(shè)計方法從占用芯片面積、管腳和對原始設(shè)計的影響等方面進行比較全面的比較。

    1）在占用面積方面，Ad-hoc測試技術(shù)占用面積為0~5%，邊界掃描為2%~10%，內(nèi)建自測技術(shù)占用面積為10%~25%?？梢姡珹d-hoc測試技術(shù)由于僅僅對特殊點添加邏輯，所以占用面積最小；而內(nèi)建自測技術(shù)因需要添加激勵生成電路和響應(yīng)分析電路，耗費芯片面積最大；邊界掃描占用芯片面積居中。

    2）在占用管腳上，Ad-hoc測試技術(shù)占用面積為1%~6%，邊界掃描為1%~3%，內(nèi)建自測技術(shù)占用面積為0~3%。可見，3種測試技術(shù)對芯片引腳的占用差不多。

    3）對原始設(shè)計的影響方面，主要表現(xiàn)在增加了原始電路的時延上。Ad-hoc和邊界掃描測試技術(shù)增加的時延都為0~1個門，內(nèi)建自測技術(shù)引起的時延可達2~3個門?？梢姡敳捎脙?nèi)建自測設(shè)計技術(shù)時，要特別注意測試技術(shù)的引入對PCB關(guān)鍵路徑的時序影響。

    小結(jié)

    本章主要講述了PCB可制造性與可測試性技術(shù)的相關(guān)知識。

    PCB可制造性與可測試性技術(shù)是PCB設(shè)計時必須要考慮的重要因素。如果PCB計不符合可制造性(工藝性)要求，將大大降低產(chǎn)品的生產(chǎn)效率，嚴重的情況下甚至會導致所設(shè)計的產(chǎn)品根本無法制造出來。規(guī)范設(shè)計作業(yè)，才能提高生產(chǎn)效率和改善產(chǎn)品的質(zhì)量。關(guān)于PCB的可制造性，一方面包括PCB自身的可制造性，即PCB的設(shè)計要符合PCB制造的生產(chǎn)規(guī)范；另一方面包括后期的PCB與元器件結(jié)合成為電子產(chǎn)品的可制造性。PCB的設(shè)計不僅要對PCB進行可制造性設(shè)計，還應(yīng)對PCB的可測試性進行設(shè)計。本章就從可測試性的概念出發(fā)，介紹了可測試性的內(nèi)涵，引出了PCB的可測試性概念、可測試性的條件、測試的策略和可測試性的設(shè)計技術(shù)。