隨著通訊、視訊、網(wǎng)絡(luò)和計算機技術(shù)領(lǐng)域中數(shù)字系統(tǒng)的執(zhí)行速度日益加速，對此類系統(tǒng)中的印刷電路板(PCB)的質(zhì)量要求也越來越高。早期的PCB設(shè)計在面臨訊號頻率日益增高和脈沖上升時間日益縮短的情況下，已無法保證系統(tǒng)性能和工作要求。在目前的PCB設(shè)計中，我們必須利用傳輸線理論對PCB及其組件(邊緣連接器、微帶線和零組件插座)進行建模。只有充分了解PCB上串擾產(chǎn)生的形式、機制和后果，并采用相應(yīng)技術(shù)最大程度地加以抑制，才能幫助我們提高包含PCB在內(nèi)的系統(tǒng)的可靠性。本文主要圍繞PCB設(shè)計展開，但相信文中所討論的內(nèi)容也有助于電纜和連接器的表征等其它應(yīng)用場合使用。 

PCB設(shè)計師之所以關(guān)心串擾這一現(xiàn)象，是因為串擾可能造成以下性能方面的問題：噪音電平升高；有害尖峰突波；數(shù)據(jù)邊沿抖動；意外的訊號反射。

這幾個問題中哪些會對PCB設(shè)計有所影響取決于多方面因素，如板上所用邏輯電路的特性、電路板的設(shè)計、串擾的模式(反向或前向)以及干擾線和被干擾線兩邊的端接情況。本文提供的信息可協(xié)助讀者加深對串擾的認識和研究，減少串擾對設(shè)計影響。 

為了盡可能減少PCB設(shè)計中的串擾，我們必須在容抗和感抗之間尋找平衡點，力求達到額定阻抗值，因為PCB的可制造性要求傳輸線阻抗得到良好控制。在電路板設(shè)計完成之后，板上的組件、連接器和端接方式?jīng)Q定了哪種類型的串擾會對電路性能產(chǎn)生多大的影響。利用時域測量方法，透過計算拐點頻率和理解PCB串擾(Crosstalk-on-PCB)模型，可以幫助設(shè)計人員設(shè)置串擾分析的邊界范圍。 

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